Наименование 

Тип

Описание

BCLK_DN

BCLK_DP

I

Дифференциальный сигнал синхронизации (на процессор)

BCLK_ITP_DN

BCLK_ITP_DP

О

Дифференциальный сигнал синхронизации (на ITP)

BPM#[7:0]

I/O

BPM# [7:0] ввод / вывод.

BPM# [7:0] - контрольные точки и сигналы мониторинга работы. Они формируются процессором и указывают статус контрольных точек и программируемых счетчиков, используемых для мониторинга производительности процессора.

CAT_ERR#

I/O

Указывает, что в системе обнаружена катастрофическая ошибка (исключение «machine check»), и она не может продолжать работу. Процессор определяет это как неисправимую ошибку машины и другие неисправимые ошибки. Поскольку это контакт входа/выхода (I/O), внешним агентам тоже разрешено выдавать  эти сигналы, приводящие к обработке процессором особой ситуации при проверке машины.

COMP0

I

Компенсация импеданса, должна быть терминирована на системной плате с использованием  прецизионного постоянного резистора.

QPI_CLKRX_DN

QPI_CLKRX_DP

I

I

Входные тактирующие дифференциальные сигналы шины QPI, которые соответствуют принимаемым данным.

QPI_CLKTX_DN

QPI_CLKTX_DP

O

O

Входные тактирующие дифференциальные сигналы шины QPI, которые соответствуют передаваемым данным.

QPI_CMP[0]

I

Должен быть терминирован на системной плате с использованием прецизионного (постоянного) резистора.

QPI_DRX_DN[19: 0]

QPI_DRX_DP[19: 0]

I

I

QPI_DRX_DN [19:0] и QPI_DRX_DP [19:0]

20 дифференциальных линии для получения данных в QPI порт. (16 бит отводится для передачи данных, две линии зарезервированы для передачи служебных сигналов и еще две - для передачи кодов коррекции ошибок CRC).

QPI_DTX_DN[19:0]

QPI_DTX_DP[19:0]

O

O

QPI_DTX_DN[19:0] и QPI_DTX_DP[19:0]

20 дифференциальных линии для выдачи данных из QPI порта. (16 бит отводится для передачи данных, две линии зарезервированы для передачи служебных сигналов и еще две - для передачи кодов коррекции ошибок CRC).

DBR#

I

DBR# используется только в системах, где отсутствует отладочный порт, реализованный на системной плате. DBR# может вести сброс системы. Если порт отладки в системе существует, то DBR# не используется. DBR# - это не процессорный сигнал. DBR# используется как посредник отладочного порта, чтобы полученный замер мог быть сброшен тестирующей системой.

DDR_COMP[2:0]

I

Должен быть терминирован на системной плате с использованием прецизионного (постоянного) резистора.

DDR_VREF

I

Опорное напряжение для DDR3

DDR{0/1/2}_BA[2:0]

O

Определяют банк который предназначен для  текущей команды Активации, Чтения, Записи, или команды Предвыборки.

DDR{0/1/2}_CAS#

O

DDR {0/1/2} _CAS# Строб адреса столбца.

DDR{0/1/2}_CKE[3:0]

O

Разрешение синхронизации банка или режим энергосбережения

DDR{0/1/2}_CLK_N[2:0]

DDR{0/1/2}_CLK_P[2:0]

O

Дифференциальные тактовые сигналы для модулей DIMM. Команды и сигналы управления действительны по нарастающему фронту импульсов.

DDR{0/1/2}_CS[1:0]#

DDR{0/1/2}_CS[5:4]#

O

Каждый сигнал выбирает один канал как цель команды и адреса.

DDR{0/1/2}_DQ[63:0]

I/O

DDR {0/1/2} _DQ [63:0] биты шины данных DDR3.

DDR{0/1/2}_DQS_N[7:0]

DDR{0/1/2}_DQS_P[7:0]

I/O

Дифференциальные пары стробов данных (x8). Дифференциальные стробы запирают данные для каждого байта DRAM (каждый строб определяет свой байт). В зависимости от подключения DRAM - x4 или x8 используется различное число стробов.

DDR{0/1/2}_MA[15:0]

O

Мультиплексированная шина адреса. По этим линиям передается адрес строки при чтении или записи, и адрес столбца. Кроме того эти линии используется для установки параметров в регистрах конфигурации DRAM.

DDR{0/1/2}_ODT[3:0]

O

Обеспечивает различные комбинации сопротивления терминации в активных и неактивных модулях DIMM, когда данные прочитаны или записаны.

DDR{0/1/2}_RAS#

O

Строб адреса строки

DDR{0/1/2}_RESET#

O

Сброс DRAM. Активен низким уровнем. Удерживается на низком уровне при включении питания и на высоком - при самореинициализации, иначе управление выполняется регистром конфигурации.

DDR{0/1/2}_WE#

O

Разрешение записи

ISENSE

I

Текущий смысл зависит от VRD11.1

Наименование

Тип

Описание

PECI

I/O

PECI (Platform Environment Control Interface –интерфейс управления средой платформы) – последовательный служебный интерфейс к процессору.

используется, прежде всего, для управления тепловым режимом, системой питания и для контроля ошибок. Подробнее об электрических спецификациях, протоколах и функциях PECI можно найти в документе  Platform Environment Control Interface Specification.

PRDY#

O

процессорный выход, используемый средствами отладки.

PREQ#

I/O

используется средствами отладки, чтобы запросить операции отладки на процессоре.

PROCHOT#

I/O

PROCHOT# - будет активизироваться, когда датчик мониторинга температуры определяет, что процессор достиг своей максимальной рабочей температуры. Он показывает, что процессорная цепь управления питанием и тактовой частотой ядра будет активизирована с целью снижения температуры, если имеется разрешение. Этот сигнал не может быть сброшен и должен быть терминирован на системной плате.

PSI#

O

PSI# - процессорный сигнал индикатора статуса питания. Этот сигнал устанавливается, когда текущее максимально допустимое потребление ядра процессора меньше 20А. Установка этого сигнала индицирует, что контроллер VR не требует в данный момент  значения ICC более, чем 20 А, и VR-контроллер может использовать эту информацию, чтобы передать ее в более эффективные рабочие (оперативные) точки.  Этот сигнал будет сброшен менее чем через 3,3 мкс до того, как текущее потребление превысит 20 А. Минимальное время установки  и сброса сигнала – 1 BCLK.

RESET#

I

Установка сигнала RESET# переводит процессор в исходное начальное состояние и делает недееспособным его внутренний кэш без перезаписи его содержимого. Отметим, что некоторые сигналы PLL, QPI и состояния ошибок не реагируют на сброс и только VCCPWRGOOD приводит их в начальное состояние. Для сброса при включении питания RESET# должен оставаться активным по меньшей мере 2 мс после того, как VCC и BCLK достигли своего уровня (значения, заданного их спецификациями). RESET# не должен удерживаться более 10 мс пока установлен VCCPWRGOOD. RESET# должен быть задержан на 1 мс, прежде чем будет установлен повторно. Установка RESET# должна быть задержана, пока не установится VCCPWRGOOD. Этот сигнал не имеет постоянной терминации и должен быть терминирован на системной плате. RESET# - это общий управляющий сигнал.

SKTOCC#

O

SKTOCC# (Гнездо занято) сигнал активен если процессор установлен в сокете. У этого сигнала нет никакой связи с кристаллом процессора. Проектировщики системы могут использовать этот сигнал чтобы определить, присутствует ли процессор.

TCK

I

TCK (Test Clock)  - обеспечивает синхронизацию ввода/вывода  для встроенной диагностической аппаратуры – порта ТАР (Test Access Port – порт доступа к средствам тестирования).

TDI

I

TDI (Test Data In)  - обеспечивает передачу входной последовательности для порта ТАР согласно спецификации JTAG.

TDO

O

TDO (Test Data Out) - обеспечивает передачу выходной последовательности для порта ТАР согласно спецификации JTAG.

TESTLOW

I

Для правильной работы процессора TESTLOW должен быть подключен к земле через  резистор. 

THERMTRIP#

O

THERMTRIP# (Thermal Trip) формируется аналоговым контуром слежения за температурой кристалла процессора если превышен ее максимально допустимый предел. Измерение температуры выполняется внутренними схемами и датчиками температуры. После установки THERMTRIP# процессор отключает свою внутреннюю синхронизацию и основные напряжения: (VCC), VTTA, VTTD и VDDQ должны быть отключены сразу после установки THERMTRIP#. THERMTRIP#  защелкивается и постоянно активен. THERMTRIP# сбрасывается по сигналу RESET# , если только температура кристалла процессора снизится до нормального уровня. Если температура остается  около критического уровня, то THERMTRIP#  снова установится после снятия RESET#.

TMS

I

TMS (Test Mode Select – выбор режима тестирования) является специальным  сигналом  интерфейса JTAG, формируемым специальной отладочной аппаратурой для порта ТАР.

TRST#

I

TRST# (Test Reset – сброс тестирования) сбрасывает логику порта TAP. TRST# должен быть переведен в низкий уровень при сбросе питания.

VCC

I

Питание для ядра процессора.

VCC_SENSE

VSS_SENSE

O

O

VCC_SENSE и VSS_SENSE обеспечивают изолированное, низкоимпедансное подключение  ядра процессора к напряжению питания и земле. Они могут быть использованы для обнаружения  или измерения  напряжения на кристалле процессора.

VCCPLL

I

VCCPLL – отдельное питание PLL.

Наименование

Тип

Описание

VCCPWRGOOD

I

VCCPWRGOOD (Power Good - хорошее питание) -  входной сигнал процессора. Этот сигнал сообщает процессору, что источники питания обеспечивают стабильность напряжений питания, VCC, VCCPLL, VTTA и VTTD  и  тактовых импульсов BCLK и они соответствуют спецификациям. Этот сигнал должен монотонно перейти к высокому уровню. VCCPWRGOOD может быть переведен в неактивное состояние в любое время, но тогда BCLK и питание должно снова стабилизироваться для  установки нормального уровня VCCPWRGOOD. Кроме того, во время установки VCCPWRGOOD,  RESET#  должен быть активен. 

VDDPWRGOOD

I

VDDPWRGOOD – входной сигнал, указывающий, что напряжение питания VDDQ - нормальное и соответствует его спецификациям. Этот сигнал должен монотонно перейти к высокому уровню.

VID[7:6]

VID[5:3]/CSC[2:0]

VID[2:0]/MSID[2:0]

I/O

VID [7:0] (идентификатор напряжения) – эти выходные сигналы используются, чтобы поддержки автоматического выбора напряжения питания источника (VCC). Напряжение для формирования этих сигналов должно быть подано до момента включения VR источника Vcc процессора. И наоборот, выход VR должен быть заблокирован до поставки напряжения для сигналов VID. Сигналы VID необходимы для поддержки процессов изменения напряжения.VR должен обеспечивать напряжение  или отключиться самостоятельно.

VID6  и VID7 должны быть связаны с Vss через резисторы 1 кОм

(эти значения защелкиваются по переднему фронту сигнала VTTPWRGOOD).

MSID [2:0] - MSID [2:0] используется для указания платформе, что процессор поддерживает специфический TDP. Процессор только тогда будет использован, если MSID [2:0] контакты будут  подключены к соответствующим схемам управления на платформе (см. табл. 2-2 для MSID зашифровывания). Кроме того, MSID защищает платформу, предотвращая использование мощных процессоров в платформе, разработанной для менее мощных процессоров.

CSC [2:0] - текущие биты конфигурации, выходной сигнал для регулирования использования  ISENSE. Это значение блокируется на верхнем значении VTTPWRGOOD.

VTTA

I

Напряжение питания для аналоговой части интегрированного контроллера памяти, QPI и общего кэша.

VTTD

I

Напряжение питания для цифровой части интегрированного контроллера памяти, QPI и общего кэша.

VTT_VID[4:2]

O

VTT_VID [2:4] (идентификатор VTTVoltage) используются для поддержания автоматического выбора напряжений электропитания  (VTT).

VTT_SENSE

VSS_SENSE_VTT

O

O

VTT_SENSE и VSS_SENSE_VTT обеспечивают изолированный, низкий импеданс связи с напряжением VTT и «землей» процессора. Они могут использовании для измерения

напряжения на кристалле.

VTTPWRGOOD

I

Этот сигнал означает для процессора, что электропитание VTT является устойчивым и в пределах спецификаций. Сигнал имеет низкий уровень напряжения со времени включения электропитания, пока оно не достигло номинального значения указанного в спецификации тогда сигнал должен перейти к высокому уровню. 

Группа сигнала

Тип

Сигналы

Тактовые импульсы системы

Differential

Clock Input

BCLK_DP, BCLK_DN

Группа сигналов шины QPI

Differential

Intel QPI Input

QPI_DRX_D[N/P][19:0], QPI_CLKRX_DP,

QPI_CLKRX_DN

Differential

Intel QPI Output

QPI_DTX_D[N/P][19:0], QPI_CLKTX_DP,

QPI_CLKTX_DN

Тактовые импульсы DDR3

Differential

DDR3 Output

DDR{0/1/2}_CLK[D/P][3:0]

Командные сигналы DDR3

Single ended

CMOS Output

DDR{0/1/2}_RAS#,

DDR{0/1/2}_CAS#,

DDR{0/1/2}_WE#,

DDR{0/1/2}_MA[15:0],

DDR{0/1/2}_BA[2:0]

Single ended

Asynchronous Output

DDR{0/1/2}_RESET#

Сигналы управления DDR3

Single ended

CMOS Output

DDR{0/1/2}_CS#[5:4],

DDR{0/1/2}_CS#[1:0],

DDR{0/1/2}_ODT[3:0],

DDR{0/1/2}_CKE[3:0]

Сигналы Данных DDR3

Single ended

CMOS Bi-directional

DDR{0/1/2}_DQ[63:0]

Differential

CMOS Bi-directional

DDR{0/1/2}_DQS_[N/P][7:0]

Сигналы порта TAP

Single ended

TAP Input

TCK, TDI, TMS, TRST#

Single ended

GTL Output

TDO

Вспомогательные сигналы управления и контроля

Single ended

Asynchronous GTL Output

PRDY#

Single ended

Asynchronous GTL Input

PREQ#

Single ended

GTL Bi-directional

CAT_ERR#, BPM#[7:0]

Single Ended

Asynchronous Bi-directional

PECI

Single

Analog Input

Ended COMP0, QPI_CMP[0], DDR_COMP[2:0]

Single ended

Asynchronous GTL Bi-directional

PROCHOT#

Single ended

Asynchronous GTL Output

THERMTRIP#

Single ended

CMOS Input/Output

VID[7:6]

VID[5:3]/CSC[2:0]

VID[2:0]/MSID[2:0]

VTT_VID[4:2]

Single ended

CMOS Output

VTT_VID[4:2]

Single ended

Analog Input

ISENSE

Сигнал «Сброса»

Single ended Reset Input RESET#

Сигналы PWRGOOD (хорошее питание)

Single ended

Asynchronous Input

VCCPWRGOOD, VTTPWRGOOD, VDDPWRGOOD

Питание и другие

Power

VCC, VTTA, VTTD, VCCPLL, VDDQ

Asynchronous CMOS Output

PSI#

Sense Points

VCC_SENSE, VSS_SENSE

Other

SKTOCC#, DBR#

№ группы

Наименование сигналов

1.

QPI_DRX_DP[19:0], QPI_DRX_DN[19:0], QPI_DTX_DP[19:0], QPI_DTX_DN[19:0], QPI_CLKRX_D[N/P],             QPI_CLKTX_D[N/P]

2.

DDR{0/1/2}_DQ[63:0], DDR{0/1/2}_DQS_[N/P][7:0], DDR{0/1/2}_PAR_ERR#[0:2], VDDPWRGOOD

3.

BCLK_ITP_D[N/P]

4.

PECI

5.

BPM#[7:0], PREQ#, TRST#, VCCPWRGOOD, VTTPWRGOOD