1. CLK, CLK# - Clock Input - синхронизация, подается в дифференциальной форме по двум линиям.
2. DQS (UDQS, LDQS) - двунаправленный строб DQS, генерируется источником данных. В операциях чтения строб DQS генерируется микросхемой памяти, при записи - контроллером памяти. При чтении фронты и спады этого сигнала точно центруются в моменты смены данных (приемник должен стробировать данные с небольшой задержкой относительно переключений DQS. При записи фронты и спады центруются точно посередине окна действительности данных и масок DQM. С помощью DLL стробы DQS “привязываются” к CLK.
3. СКЕ - Clock Enable - разрешение синхронизации (высоким уровнем). Низкий уровень переводит микросхему в режим Power Down, Suspend или Sol/Refresh .Микросхемы SDRAM имеют средства энергосбережения, для управления ими используется вход разрешения синхронизации СКЕ.
В режиме авторегенерации (Self Refresh) микросхемы периодически выполняют циклы регенерации по внутреннему таймеру, в этом режиме они не реагируют на внешние сигналы и внешняя синхронизация может быть остановлена. Режимы пониженного потребления (Power Down Mode) устанавливаются при переводе СКЕ в низкий уровень при команде NOP или INHBT. В этих режимах микросхема не воспринимает команд. Если во время выполнения команды чтения или записи установить CKE низким уровнем, то микросхема перейдет в режим Clock Suspend Mode, в котором «замораживается» внутренняя синхронизация и блокируется работа микросхемы.
4. CS# - Chip Select - разрешение декодирования команд (низким уровнем). При высоком уровне новые команды не декодируются, но выполнение начатых продолжается.
5. RAS#, CAS#, WE# (Row Address Strobe, Column Address Strobe, Write Enable) - сигналы, определяющие операцию (код команды). В команде Write имеется возможность блокирования записи данных любого элемента пакета - для этого достаточно в его такте установить высокий уровень сигнала DQM. Этот же сигнал используется и для перевода в высокоимпедансное состояние буферов данных при операции чтения.
6. BS0, BS1 или BA0, BA1 (Bank ects или Bank Address) - выбор банка, к которому адресуется команда.
7. A[0:12] (Address — мультиплексированная шина адреса). В циклах Bank Activate определяют адрес строки. В циклах Read/Write линии А[0:9] и АН задают адрес столбца. Линия А10 в циклах Read/Write включает режим автопредзаряда (при А10=1), в цикле Precharge A10=l задает предзаряд всех банков (независимо от BS0, BS1).
8. DQx (Data Input/Output - двунаправленные линии данных). Выходные уровни
сигналов UOL= VREF- 0,76B, UOH = VREF= + 0,76B. В выходные цепи последовательно устанавливаются резисторы 25 Ом, линии заканчиваются терминаторами 25 Ом. Uterm= VREF. Пороги срабатывания входных цепей: VREF – (0,18-0,3) и VREF – (0,18-0,3)B.
9. DQM (UDM, LDM) Data Input/Output - двунаправленные линии данных. Выходные уровни сигналов UOL= VREF- 0,76B, UOH = VREF= + 0,76B. В выходные цепи последовательно устанавливаются резисторы 25 Ом, линии заканчиваются терминаторами 25 Ом. Uterm= VREF. Пороги срабатывания входных цепей: VREF – (0,18-0,3) и VREF – (0,18-0,3)B.
10. VSS, VDD - общий провод и питание ядра (2,5B).
11. VSSQ, VDDQ - общий провод и питание выходных буферов. Изолированы от питания ядра для снижения помех.
12. VREF - определяет уровень порога срабатывания сигналов (VREF=VDD/2=1,25B).
На рис.1 показан фрагмент принципиальной схемы мобильного компьютера с пояснением функций сигналов микросхем памяти DDR4 (Memory Down):
Рис. 1. Фрагмент схемы мобильного ПК.
Версия сайта для слабовидящих